晶圆级封装技术可定义为：直接在晶圆上进行大部分或全部的封装、测试程序，然后再进行安装焊球并切割，产出一颗颗的 IC 成品单元

晶圆级封装技术与打线型（Wire-Bond）和倒装型（Flip-Chip）封装技术相比 ，能省去打金属线、外延引脚（如QFP）、基板或引线框等工序，所以具备封装尺寸小、电气性能好的优势。

封装行业的领跑者们大多基于晶圆模式来批量生产先进晶圆级封装产品，不但可利用现有的晶圆级制造设备来完成主体封装制程的操作，而且让封装结构、芯片布局的设计并行成为现实，进而显著缩短了设计和生产周期，降低了整体项目成本。

先进晶圆级封装的主要优势包括：
缩短设计和生产周期，降低整体项目成本；

在晶圆级实现高密度 I/O 互联，缩小线距；

优化电、热特性，尤其适用于射频/微波、高速信号传输、超低功耗等应用；

封装尺寸更小、用料更少，与轻薄、短小、价优的智能手机、可穿戴类产品达到完美契合；

实现多功能整合，如系统级封装（System in Package，SiP）、集成无源件（Integrated Passive Devices，IPD）等。

需要强调的一点是，与打线型封装技术不同，用晶圆级封装技术来实现腔内信号布线（Internal Signal Routing）有多个选项：晶圆级凸块（Wafer Bumping）技术、再分布层（Re-Distribution Layer）技术、硅介层（Silicon Interposer）技术、硅穿孔（Through Silicon Via）技术等。

先进晶圆级封装技术，主要包括了五大要素：
晶圆级凸块（Wafer Bumping）技术；

扇入型（Fan-In）晶圆级封装技术；

扇出型（Fan-Out）晶圆级封装技术；

2.5D 晶圆级封装技术（包含IPD）；

3D 晶圆级封装技术（包含IPD）。

晶圆凸块（Wafer Bumping），顾名思义，即是在切割晶圆之前，于晶圆的预设位置上形成或安装焊球（亦称凸块）。晶圆凸块是实现芯片与 PCB 或基板（Substrate）互连的关键技术。凸块的选材、构造、尺寸设计，受多种因素影响，如封装大小、成本及电气、机械、散热等性能要求。

扇入型晶圆级封装（Fan-In Wafer Level Package，FIWLP）技术，业内亦称晶圆级芯片规模封装（Wafer Level Chip Scale Package，WLCSP）技术，是当今各类晶圆级封装技术中的主力，主要供给手机、智能穿戴等便携型电子产品市场。

随着便携型电子产品的空间不断缩小、工作频率日益升高及功能需求的多样化，芯片输入/输出（I/O）信号接口的数目大幅增加，凸块及焊球间距（Bump Pitch & Ball Pitch）的精密程度要求渐趋严格，再分布层（RDL）技术的量产良率也因此越发受重视。在这种背景下，扇出型封装（Fan-Out Wafer Level Package，FOWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）等高端晶圆级封装技术应运而生。

在晶圆级封装制程里, 再分布层（Re Distribution Layer, RDL）技术主要用于在裸芯（Bare Die）和焊球之间重新规划（也可理解为优化）信号布线、传输的路径，以达到将晶圆级封装产品的信号互联密度、整体灵活度最大化的目的。RDL 的技术核心，简单来说就是在原本的晶圆上附加一层或多层的横向连接，用来传输信号。

随着超高密度多芯片模组（Multiple Chip Module，MCM）乃至系统级封装（SiP）产品在 5G、AI、高性能运算、汽车自动驾驶等领域的普及，2.5D 和 3D 晶圆级封装技术备受设计人员青睐。

不论着眼现在，还是放眼未来，随着 5G、人工智能、物联网等大技术趋势奔涌而至，在高密度异构集成的技术竞赛中，晶圆级封装技术必将占有一席之地。

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